대만 ASIC 설계 서비스 및 IP 전문기업 패러데이 테크놀로지가 파운드리 기업 UMC의 14nm FinFET 공정을 기반으로 한 MIPI C·D Combo PHY IP 공급에 나선다. 실리콘 검증을 마친 이번 IP는 고성능 이미지 센서와 카메라 인터페이스가 필수적인 비전 AI, 머신비전, 스마트 이미징 시스템을 타깃으로 한다.
최근 온디바이스 AI와 자율주행 센싱 기술이 고도화되면서 엣지 단에서 처리해야 하는 고해상도 영상 데이터량이 급증하는 추세다. 이에 따라 반도체 설계 업체들은 한정된 다이 면적 안에서 전력 소비를 줄이면서도 데이터 전송 대역폭을 극대화해야 하는 과제에 직면해 있다.
패러데이는 이러한 시장 요구에 맞춰 C-PHY와 D-PHY 프로토콜을 단일 IP로 융합한 콤보 아키텍처를 제시했다. 이번에 공개한 IP는 MIPI C-PHY v2.0 기준 트리오(trio)당 최대 3.0Gsps, D-PHY v2.5 기준 레인(lane)당 최대 4.5Gbps의 데이터 전송 속도를 지원한다. 애플리케이션의 대역폭 요건에 따라 유연하게 회로를 구성할 수 있도록 설계를 확장 가능하게 구현했다.
기술적 핵심은 핀과 디지털 로직, I/O 버퍼, PLL, 캘리브레이션 회로를 두 프로토콜이 공유하도록 통합한 점이다. 별도의 독립 IP를 따로 배치할 때와 비교해 IP 다이 면적을 30% 이상 줄였다. 칩 크기가 줄어들면서 고속 데이터 전송 시 발생하는 신호 간섭을 줄이고, 기판(PCB) 레이아웃과 보드 설계 난이도를 낮추는 부수적 효과도 확보했다.
듀얼 프로토콜 동작을 지원함에 따라 시스템 단위의 전력 관리도 한결 수월해진다. 대용량 영상 데이터를 실시간으로 보낼 때는 C-PHY 모드로 전환해 대역폭을 확보하고, 데이터 처리가 적거나 대기 상태일 때는 저전력 특성이 우수한 D-PHY 모드로 구동하는 방식이다. 여기에 작동량이 적을 때 에너지 소비를 추가로 절감할 수 있는 ALP(Alternate Low Power) 모드 옵션도 적용했다.
고속 전송 시 신호 왜곡을 보정하는 기능도 강화했다. 대역폭 데이터 수신 시 신호 안정성을 확보하기 위해 D-PHY 수신기 측에 고속 디스큐(de-skew) 캘리브레이션 회로를 내장했다. 양산성 확보를 위해 C-PHY와 D-PHY를 모두 지원하는 내장형 자체 테스트(BIST) 기능을 탑재해 반도체 제조 후 검사 과정에 들어가는 시간과 비용을 절감하도록 했다.
패러데이는 UMC의 오랜 IP 파트너로서 Arm 기반 시스템온칩(SoC) 통합 역량과 2.5D 및 3D 첨단 패키징, FPGA-Go-ASIC 등 종합 ASIC 솔루션을 보유하고 있다. 이번 14nm FinFET 공정용 IP 포트폴리오 확장을 바탕으로 첨단 공정 기반 시스템 반도체 수주를 늘려갈 방침이다.
플래시 린 패러데이 최고운영책임자(COO)는 "엣지 AI와 자동차 스마트 센싱 기술이 발전하면서 고성능·고효율 영상 연결 기술 수요가 늘고 있다"며 "실리콘 검증을 완료한 MIPI C·D 콤보 PHY IP를 통해 고객사들이 차세대 센싱 시스템 개발 위험을 줄이고 제품 출시 기간을 한층 앞당길 수 있도록 지원하겠다"고 말했다.
