IBM과 지멘스가 차세대 반도체 미세화 경쟁의 게임체인저로 꼽히는 3차원 트랜지스터 구조 '나노스택(nanostack)'의 양산 기술을 고도화하기 위해 손을 잡았다. 양사는 IBM의 독보적인 반도체 소자 설계 역량과 지멘스의 전자설계자동화(EDA), 공정 시뮬레이션, 첨단 제조 소프트웨어 기술을 결합하는 공동 연구에 돌입했다고 14일 밝혔다.
나노스택은 기존의 2차원 한계를 넘어 나노시트 기반 트랜지스터를 수직으로 쌓아 올리면서 서로 엇갈리게 배치하는 혁신적인 3차원 설계 방식이다. 현존 최고 수준인 7옹스트롬 노드 환경에서 손톱만 한 크기의 공간에 무려 1000억 개에 달하는 트랜지스터를 집적할 수 있는 구조로 업계의 주목을 받아왔다.
단순히 소자를 빽빽하게 채워 넣는 데 그치지 않는다. 적층된 각 층마다 서로 다른 소재 조합을 적용할 수 있도록 설계되어, 트랜지스터 개별의 성능과 전력 효율을 다른 층과 독립적으로 최적화한다. 이를 통해 차세대 반도체가 요구하는 전력 효율 극대화와 메모리 스케일링 향상을 동시에 달성한다는 구상이다.
IBM은 이미 올해 초 나노스택 구조의 물리적 실현 가능성을 실험을 통해 증명해 낸 바 있다. 다만 이를 실제 대규모 제조 공정 라인에 안착시키기 위해서는 해결해야 할 기술적 과제들이 남아 있는 상태다.
양사는 이번 협력을 통해 현행 7옹스트롬 노드의 장벽을 넘어서는 초미세 공정 세대에 필수적인 설계, 시뮬레이션, 리소그래피 최적화 기술을 함께 완성해 나갈 계획이다. 특히 실제 웨이퍼를 깎아내기 전 가상 환경에서 나노스택의 동작 성능을 정밀하게 예측하고 수율 저하 요인을 미리 걸러내는 고급 가상 모델 구축에 집중한다.
초미세 공정의 난도가 급격히 높아지는 시점에서 파스칼 구조를 바꾸는 이번 시도가 차세대 반도체 제조 생태계에 어떤 변화를 이끌어낼지 업계의 시선이 쏠리고 있다.
